2026年5月25日，上海。
海外电路与系统筹商会（ISCAS 2026）主旨演讲台上，何庭波厚爱发表了半导体领域的“韬（τ）定律”。这个以时候常数τ（tau）定名的新 scaling 原则，指向一个让通盘半导体行业齐必须濒临的事实：
滚球中国官方网站入口摩尔定律的几何缩放期间照旧规章，下一个五十年的竞争端正正在被再行书写。
这不是一次倡导发布会。相沿韬定律的，是华为半导体团队在2020年5月至2026年5月间完成量产的381颗芯片——遮掩移动终局、AI加快器、汽车电子、工业与基础法子五大品类。其中最引东谈主防御的实证来自两个顶点：一端是功耗仅数瓦的智高手机SoC，另一端是吉瓦级的AI测验集群。在这两个跨度达十二个数目级的场景中，归拢套步履论同期成立。
“摩尔定律从未对于尺寸，它对于时候”
行业风气用纳米权衡进步，但何庭波在论文中拆解了一个被潜伏了六十年的底层逻辑：摩尔定律的中枢从来不是“让晶体管变小”，而是“让信号更快到达目的地”。晶体管变小是为了开关更快，互联廓清变密是为了传输更短，集成度升迁是为了减少数据跨界限次数——每一代时间迭代的本体委用物，齐是时候的压缩。
从皮秒级的晶体管开关到秒级的数据中心任务反映，空间缩放仅仅压缩时候的器用。既然如斯，为什么不径直以时候自己行为优化目的？这便是韬定律的中枢主张。
它界说了一个连续晶体管、电路、芯片、系统四个层级的特征时候常数τ，并将τ的系统性缩减行为和谐优化目的。频率、蔓延、带宽、微辞量——这些往日各行其是的预备，一起料理到归拢个度量衡之下。工艺工程师、电路遐想师、系统架构师、软件开发者，终于不错在归拢套话语体系中权衡问题。
论文将这一主张定位为自罗伯特·登纳德1974年提议缩放表面以来，首个简略连续通盘操办架构、建树和谐优化目的的 scaling 原则。
登纳德缩放处治了电压与尺寸等比例缩减的问题，相沿了集成电路近三十年的性能功耗均衡，但在2005年前后领先失效，“暗硅期间”开启。而后，工艺、电路、架构、系统各层级各利己战，性能优化成为分散的局部行动，系统级时序沦为被迫残差。
韬定律试图重建这种全栈一致性。
它不取代摩尔定律或登纳德缩放，而是将几何缩放降格为纷乱τ缩减技巧中的一种。在这个框架下，封装、存储带宽、互联架构的权重不亚于晶体监工艺节点，以至更为枢纽。
这也意味着产业竞争端正的重写，论文直言，“竞争上风不再需要永恒驻留在光刻时间的最前沿”，封装、存储带宽和互联遐想照旧赢得了此前仅由先进逻辑节点独占的战术权重。对于无法获取开首进光刻开采的企业而言，这个判断具有不言自明的意味。
从更长的时间史来看，几何缩放期间的闭幕分为两个阶段。2005年前后登纳德缩放领先失效，电压不再随特征尺寸等比例着落；7纳米之后，依靠FinFET和环绕栅极（GAA）架构延续的几何缩放红利澈底见顶——速率弥散效应使本征蔓延与沟谈长度从二次讨论退化为线性讨论，局部互连寄生参数主导了蔓延预算，掩模资本和EUV折旧将2纳米节点单颗芯片遐想预算推过十亿好意思元。单晶体管资本在先进节点已不再着落，以至运行回升。保管了五十年的“每代晶体管更多、资本更低”的行业逻辑澈底理解。
不换光刻换拓扑：从手机芯片到AI集群的实战考据
2020年之后，先进制程获取受限成为既定不停。华为半导体团队濒临的问题极为具体：工艺节点冻结的前提下，如何连接终了单颗芯片的代际性能升迁？谜底是逻辑折叠（LogicFolding）——将数字、模拟和存储电路拆分到垂直堆叠的有源层，通过超细间距搀杂键合终了层间互联，从拓扑层面重构逻辑电路的空间分散。
传统芯片遐想把扫数门电路平铺在二维平面上，枢纽旅途上的信号线越长，寄生电阻电容越大，时钟频率就越低。逻辑折叠冲破这个平面假定，把枢纽旅途上的门电路分拨到两个以至更多垂直堆叠的有源层。从电路遐想者的视角看，多层芯片就像一个一语气的举座结构，器件跨层分散，信号走线长度大幅缩减。实测数据径直体面前麒麟2026芯片上：
晶体管密度：从155 MTr/mm² 门道式升迁至238 MTr/mm²，涨幅约55%（推行操办值为53.5%）——以往需要三年几何缩放才智达到的幅度 能效与主频：SoC性能核能效升迁41%，最高主频涨幅近13%，牵记3.1 GHz 存储性能：SRAM运行频率升迁超40%，2026世界杯技术统计枢纽旅途镌汰，单比特能耗诽谤 互连支出：代表性处理中枢时钟缓冲器减少50%以上，时钟偏差诽谤25%，布线长度缩减约30%
麒麟CPU性能核主频的迭代轨迹标注了这个篡改：
从平面架构期间年均不到0.1 GHz的爬升，到逻辑折叠期间单代约0.3 GHz的进步，趋势线的斜率发生了根人性变化。论文同期败露，现时流片版遴选了“刻意保守”的策略——搀杂键合间距1.5微米，折叠仅期骗于枢纽旅途而非全芯片，TSV接点仅相较顶层金属下移一层。预测到2031年，基于韬定律的芯片晶体管密度将突破400 MTr/mm²，据东谈主民日报报谈，这一水平可与1.4纳米制程相类比。
要是说智高手机SoC是韬定律的顶点不停测试场，那么AI数据中心则是另一个顶点。论文揭示了一个在AI算力圈被平凡感知但少有系统叙述的事实：终点80%的AI集群能耗浪费在数据移动上，而非操办自己；终点70%的系统资本插足数据存储。镌汰数据在芯片间、机柜间、封装内的传输时候，与升迁操办速率具有同等战术优先级。
华为在AI系统层面部署了三套协同架构。
和谐总线（Unified Bus）用一套全域平等合同替代传统多层级合同栈，实测将端到端辛勤造访蔓延从数十微秒压缩至约100纳秒，终了约500倍的τ缩减，大领域多机柜集群可类似为“一台机器”运行。
Hi-ONE光电互联引擎提供单路8 Tb/s的封装近距光互连带宽，SerDes传输距离从约100厘米压缩至5厘米，跨机柜传输距离从不及1米拓展至100米。
三维折叠（3D Folding）则处治了一个更压根的拓扑问题——在传统2.5D封装中，操办智商随芯单方面积按N²增长，但内存带宽、互连和供电受限于芯片角落，仅按N增长。三维折叠将供电、存储和光互连从角落转移至垂直名义，使其雷同进入N²增长轨谈。
三套架构造成闭环：和谐总线界说系统级通讯新范式，Hi-ONE处治物理层带宽和距离瓶颈，3D Folding摒除封装拓扑的先天局限。预测到2035年，基于这一体系的硬件集成度将终了终点100倍的增长。昇腾990预测在2030年傍边初次引入逻辑折叠时间，秀雅着AI加快器架构从平面扇出期间向立体集成期间的过渡。
“竞争上风不再需要永恒驻留在光刻时间最前沿”
要是仅把韬定律表示为几项时间的组合，那就低估了它的贪心。
其更深层的步履论声明是：让工艺、电路、架构、软件团队围绕归拢个度量衡协同优化，任何单一层级的改良必须传递到系统τ才有真理。“下一好意思元应该侍从τ，而不是节点”，论文的这个判断，是对半个世纪以来以制程节点为中心的产业投资逻辑的径直挑战。
论文同期提议了一个容易被时间细节潜伏的产业判断。
8086期间，处理器与存储器被圭表化总线刻意分离，两大产业各自沿摩尔弧线零丁发展。AI期间正在逆转这一分离趋势：算力暴涨赓续波及存储带宽、蔓延和封装的物理极限，HBM、搀杂键合、三维堆叠SRAM齐是归拢底层趋势的不同表征。逻辑与存储正在再行走向物理集成，供应链话语权向存储和封装厂商歪斜。
时间标的照旧明确，但经济利益的分拨端正尚不决型——论文将其界说为“改日十年行业必须处治的结构性问题”。
论文以特殊篇幅列出了韬定律尚未处治的五个绽放问题：
面向三维架构的EDA器用链需要重建，现存器用面向二维平面遐想期间开发，无法支握多层堆叠裸片的单位级跨层差别； 晶圆间工艺偏差对时钟分散和时序裕量组成挑战； 搀杂键合和TSV自己存在寄生损耗，逻辑折叠的工程可行性取决于“τ收益是否大于τ损耗”的中枢不等式； τ是时候维度准则而非能耗准则，需要配套存储语义总线、封装近距光互连、后面供电和数据中心级DVFS等能耗优化体系； 行业基准测试体系需要从单预备评估升级为τ剖面基准。这些问题面向全行业绽放，任何单一企业齐无法零丁完成。
何庭波在演讲末尾抒发了绽放互助的意愿：“改日一定属于绽放互助。在韬定律的旅途下，咱们期待与群众科学家、工程师和产业伙伴雅致互助，共同鼓吹半导体与电子产业握续发展。”
从摩尔定律到登纳德缩放，再到今天的韬定律，半导体产业的底层叙事每一次更迭齐伴跟着旧顺次的理解和新顺次的建树。韬定律能否成为界说下一个期间的框架，取决于不仅仅一家企业，而是通盘产业链在改日六到十年的集体工程奉行。标的照旧标定，但谈路的每一米齐需要铺。（本文首发钛媒体APP，作家 | AGI Signal，裁剪 | 秦贤达）
附论文地址：A Time Scaling Theory for Multi-Layer Electronic Systems
https://chinaxiv.org/abs/202605.00224